1. Minterm و Maxterm به زبان ساده

قبل از تعریف رسمی، یک ایده ساده را در ذهن داشته باش:

Minterm یک عبارت AND است که دقیقاً برای یک حالت از ورودی‌ها مقدار 1 تولید می‌کند.

Maxterm یک عبارت OR است که دقیقاً برای یک حالت از ورودی‌ها مقدار 0 تولید می‌کند.

همین یک جمله تقریباً کل تفاوت را مشخص می‌کند:

Minterm → ردیف‌های Truth Table با خروجی 1

Maxterm → ردیف‌های Truth Table با خروجی 0

2. تعریف دقیق Minterm

فرض کنیم تابعی سه ورودی دارد:

A, B, C

یک Minterm باید شامل تمام متغیرهای تابع باشد و بین متغیرها از AND استفاده شود.

برای مثال:

A’BC

این عبارت فقط برای این حالت برابر 1 می‌شود:

A B C = 0 1 1

3. تعریف دقیق Maxterm

Maxterm ساختار متفاوتی دارد؛ متغیرها با OR به هم وصل می‌شوند:

A + B’ + C

این عبارت فقط برای این حالت برابر 0 می‌شود:

A B C = 0 1 0

4. تفاوت در گیت‌ها

Minterm → AND

در AND برای خروجی 1، همه ورودی‌ها باید 1 باشند.

Maxterm → OR

در OR برای خروجی 0، همه ورودی‌ها باید 0 باشند.

5. قانون علامت‌گذاری متغیرها

مقداردر Mintermدر Maxterm
0Complement (A’)مستقیم (A)
1مستقیم (A)Complement (A’)
ترفند: Minterm برای 1 ساخته می‌شود؛ Maxterm برای 0.

6. مثال کامل با Truth Table

F(A,B) = A XOR B
ABF
000
011
101
110

Canonical SOP:

F = A’B + AB’

Canonical POS:

F = (A + B)(A’ + B’)

7. ارتباط با SOP و POS

SOP = Σm (Sum of Minterms)

POS = ΠM (Product of Maxterms)

8. مقایسه Minterm و Maxterm

ویژگیMintermMaxterm
مقدار هدف10
ساختارANDOR
فرم مرتبطSOPPOS
نمایشΣmΠM

9. جدول کامل سه‌ورودی

IndexABCMintermMaxterm
0000A’B’C’A+B+C
1001A’B’CA+B+C’
2010A’BC’A+B’+C
3011A’BCA+B’+C’
4100AB’C’A’+B+C
5101AB’CA’+B+C’
6110ABC’A’+B’+C
7111ABCA’+B’+C’

10. ارتباط با مدار و Verilog

Truth Table Minterm SOP Logic Gates FPGA
module xor_gate (
  input  wire A,
  input  wire B,
  output wire F
);

  assign F = (~A & B) | (A & ~B);

endmodule

🧠 خودت فکر کن!

❓ برای ورودی 101، Minterm و Maxterm چیست؟
m₅ = AB’C
M₅ = A’ + B + C’
❓ تابع 4 ورودی چند Minterm دارد؟
2⁴ = 16
❓ در Minterm برای ورودی 0 چه می‌شود؟

متغیر Complement می‌شود: A’

📂 دسته‌بندی

Digital Logic #Minterm #Maxterm #SOP #POS #KMap #FPGA